標題: 點解只有1.1V 出? [打印本頁]

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作者: quoy    時間: 2013-6-13 12:29     標題: 點解只有1.1V 出?

本帖最後由 quoy 於 2013-6-13 13:03 編輯

我係唔係搞錯左D咩?

+BAT =3.7V,  點解RC_DELAY 用meter 度出黎只有1.1V 而唔係3.7V?

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作者: xiao    時間: 2013-6-13 12:52



N type 是 GS 0v = conduction, GS  2V = off
是這樣嗎

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作者: quoy    時間: 2013-6-13 13:02

本帖最後由 quoy 於 2013-6-13 13:04 編輯


N mosfet (2N7002) >1.7V ON,  1.1V係我用meter度出黎. 原本我係想要出黎要有3.7V的

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作者: eeek    時間: 2013-6-13 13:28

回復 3# quoy

應該出唔到 3.7V.
睇你份 datasheet, 當 VGS < 1V, 粒嘢會 off....這已經係最好情況...

用 NPN得唔得? 如果用 NPN, 應該出到 3.0~3.1V.

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作者: icefire    時間: 2013-6-13 13:46

concept錯喎，點會用N-MOSFET做
VGS要>3V先 fully on，如果你想Source位有3.7V，但你Drain/Gate位又係3.7V，咁咪VGS = 0!
應該用P-MOSFET做，Gate落ground，VGS=-3.7V，fully on

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作者: oo0t0oo    時間: 2013-6-13 13:48

高端驱动的(N)MOS管导通时源极电压与漏极电压（VCC）相同，所以这时栅极电压要比VCC大4V或10V

係咪嚟個原因.

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作者: quoy    時間: 2013-6-13 13:54



原來如此, 我其實係想RC_DELAY 一開係0V, 之後過左0.03s 就變成+BAT 電壓. 咁我應該點做先好? 電壓只有個+BAT OR GND.

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作者: icefire    時間: 2013-6-13 14:09



Q1轉P-MOSFET，C7，R21位置掉轉，C7駁Drain-Gate，R21駁Gate-Soruce。
同N-MOSFET circuit原理一樣，起動時C7要慢慢charge up到-3.7V

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作者: quoy    時間: 2013-6-13 14:22

本帖最後由 quoy 於 2013-6-13 14:25 編輯


係唔係咁?

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作者: quoy    時間: 2013-6-13 14:49



其實VGS電壓 應該點計?

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作者: icefire    時間: 2013-6-13 15:01




唔好意思，講錯左， 應該係R21駁Gate-GND


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作者: eeek    時間: 2013-6-13 15:30

回復 10# quoy

喺 datasheet 上睇出嚟.

你份 datasheet 有一欄 VGS(th) Gate Threshold Voltage, 你可以當佢由 off 轉 on 嘅 VGS 電壓, 但呢個電壓距離 fully turn-on 還差很遠.

Fully turn-on 嘅 VGS 可參考 RDS(ON) 一欄 list 出嚟嘅 VGS.

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作者: quoy    時間: 2013-6-13 15:32



咁樣 有C7 同冇C7 會有分別?

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作者: quoy    時間: 2013-6-13 15:36



可能我問得唔清楚 我想知Source 個位對地點解有1.1V. 我估係Drain-Source 食左2.5V, 當Gate係3.7V時.

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作者: eeek    時間: 2013-6-13 15:53



的確係 Drain-Source 食左2.5V.

當 Gate 對 GND係3.7V 及 Source 對 GND 係 1.1V 時, Gate 對 Source (啫係 VGS) 得番 3.7-1.1 = 2.6V.

VGS 唔係指 Gate voltage, 係指 voltage across Gate and Source, 啫係 V(G) - V(S).

所以呢個 circuit 唔適合你個 application.

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作者: quoy    時間: 2013-6-13 16:02

回復 15# eeek

Thanks .

我發現post 11 組circuit 永遠都係3.7V.......但我想要係通電後, 過0.0X秒後 先至升上3.7V...

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作者: eeek    時間: 2013-6-13 16:09

回復 14# quoy

又或者咁諗, 如果 source 對地真係上到 3.7V, 咁 VGS 咪等於 0V, 咁 2N7002 肯定完全 off 啦....
但個 gate 又真係接住 +BAT 喎, 當2N7002未 on 時, source 通過 10K 落 GND, source 電壓係 0V, 咁 2N7002 無可能完全唔 on....

1.1V 可以話係一個 equilibrium, 但點解唔係 1.0V or 1.2V....哈哈, 我答唔出呀....

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作者: eeek    時間: 2013-6-13 16:23



幾肯定佢啱喎....會唔會係隻 10uF 未放晒電呢? 試試加粒 diode (1N4148) across R21, diode 正接 GND, diode 負接 2N7002 Gate.

0.0X秒....要用 DSO 至 check 到喎....

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作者: C_Law    時間: 2013-6-13 16:23



更改 C7、R21 數值。

有無學過 RC 充電的公式？
VC=V(1-e^(-t/RC))

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作者: quoy    時間: 2013-6-13 16:32

回復 11# icefire

用circuit simulator　應該係得, 大概60ms 後 RC_DELAY 就會有電.

點解我試唔到, 唔通我駁錯野

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作者: quoy    時間: 2013-6-13 16:39

本帖最後由 quoy 於 2013-6-13 16:42 編輯


有讀過, 不過係10幾年前囉 一早比返晒阿SIR

仲有今次係RC 位置反轉 唔識

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作者: C_Law    時間: 2013-6-13 16:55



會不會有如 18# 的 eeek 師兄所講，試完一次斷電後 C7 未完全放電就又再供電再試？

如果 R21 是 10k，試試並聯一粒數百 k 的電阻去 C7，斷電後由這電阻替 C7 放電。

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作者: quoy    時間: 2013-6-13 17:05



咁?

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作者: eeek    時間: 2013-6-13 17:18

回復 23# quoy

Yes, 但 #22 嘅方法亦行得通.

By the way, 你點知實物失敗咗? 係 check 過 waveform 唔得, 還是呢個 circuit  trigger 唔到下一級做嘢?

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作者: quoy    時間: 2013-6-13 17:26



冇錯 有駁住個D type flip flop, 世事都比你看穿啦  

個Q_OUT 長期 low

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作者: C_Law    時間: 2013-6-13 17:27

我估作用不大。

斷開電源前，VC=-VGS=3.7V，雖然在斷開電源的一刻，-VGS > -VGS(th)，粒 FET 仍然通電，電容經 FET→R25→Diode 放電，不過放電到 VC(=-VGS)略低於 -VGS(th)，粒 FET 便斷開，電容不再放電，VC 繼續保持在略低於 -VGS(th) 的電壓，下次再接通電源時，VC 並非由 0V 開始充電，而是由略為低於 VGS(th) 開始充電，所以好快就充上 VGS(th)，因此粒 FET 幾乎是立刻通電。

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作者: quoy    時間: 2013-6-13 17:34



我最唔happy就見到 負電壓 讀書時都冇教ke...

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作者: eeek    時間: 2013-6-13 17:38



如果係 pre-set flip flop, 應該就咁駁 R C 就 OK, 唔洗用 MOSFET 喎...

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作者: quoy    時間: 2013-6-13 17:44



而家諗返, 又好似係bor, 哈哈哈...

不過而家有mosfet 應該一樣...點解Q_OUT 長期 low.

p.s. 我係第一次用flip flop

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作者: eeek    時間: 2013-6-13 17:56



理論上係一樣...

但先簡單試試, 用 100K (or 幾十K) across BAT and flip-flop PR 腳, 0.1uF (or 幾十nF) across flip-flop PR and GND....

哈哈...如果唔 OK 再諗點解....

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作者: quoy    時間: 2013-6-13 18:00



哈哈哈 我知 我錯啦 我唔應該用mosfet

聽日再試你個方式

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作者: morris    時間: 2013-6-13 22:12

本帖最後由 morris 於 2024-3-22 09:33 編輯

......

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作者: quoy    時間: 2013-6-14 11:26

本帖最後由 quoy 於 2013-6-14 11:46 編輯

回復 30# eeek

而家改到咁, BAT=4.1V, 唔明點解RC_DELAY 得1.6V 咁少

原來係flip flop 壞左, 換左粒, rc_delay 就有4.1V, 不過Q_out永遠是0V...

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作者: eeek    時間: 2013-6-14 12:00

回復 33# quoy

嘩....奇怪喎....

有沒有搞錯 pin 位? 有2種 package 喎....
http://www.fairchildsemi.com/ds/NC/NC7SZ74.pdf

絕招...試吓搵個 switch short C7 (啫係 short flip-flop PR 落 GND), 睇吓 Q_OUT high 唔 high.

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作者: xiao    時間: 2013-6-14 12:06




    你可以考慮用 TTL / CMOS LEVEL的 MOSFET 作為開關用途, 應該不需要考慮用普通 FET 需要的負電壓

例如 FDS9926A

不過, 一般的做法是在 電流迴路串入 MOSFET 開關, 意思就是把 MOSFET 串在電源的負極, 而不是正極

這樣就可以解決 RC DELAY 或者 MOSFET 導通控制的衝突, 比較簡單

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作者: kw1717    時間: 2013-6-14 12:07

如果是power on reset, RC 應該可以了, 另外唔係大POWER, 用transistor 比用 fet 好

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作者: quoy    時間: 2013-6-14 12:10



我係用 ON semiconductor..
http://pdf1.alldatasheet.com/dat ... NSEMI/NL17SZ74.html

粒flip flop 蝦人架, 我將rc_delay short to Gnd, Q_OUT 都係0V... 叫人點玩阿

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作者: eeek    時間: 2013-6-14 12:27

回復 37# quoy

咁 Q_OUT 有無接其他嘢? 有嘅 disconnect 咗佢先.

Check 埋 Q-bar (pin-3), 係 high 定 low?

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作者: quoy    時間: 2013-6-14 12:35



世事又比你看穿

我斷開左q_out 駁個transistor ,  q_out 就有4.1v, Q# 係0V. 不過按switch 佢地原壓都唔變

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作者: eeek    時間: 2013-6-14 12:44



"我斷開左q_out 駁個transistor "....粒 transistor 點接? 有無圖睇睇?

"按switch 佢地原壓都唔變"... switch 係指你張圖嘅 S2?

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作者: quoy    時間: 2013-6-14 14:10

本帖最後由 quoy 於 2013-6-14 14:15 編輯

回復 40# eeek

係 S2. 我覺得係flip flop 有問題. Q3,Q4已斷開.

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作者: eeek    時間: 2013-6-14 14:30

回復 41# quoy

嘩, Q_OUT 唔可以直接接去 npn 嘅 base. 要加番粒 10K resistor (一邊接 Q_OUT, 另一邊接 Q3 嘅 base).

按 S2 無反應, check 吓 flip-flop 嘅 CP.

CP 前嘅 circuit 應該係 for switch debounce. 但我唔肯定呢做個法係唔係肯定OK.

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作者: hknightlife    時間: 2013-6-14 14:31

依家用circuit simulator 驗證最好.
by the way, 依家仲係咪用Proteus?  已無玩一段時間了.

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作者: quoy    時間: 2013-6-14 14:33

本帖最後由 quoy 於 2013-6-14 14:36 編輯

回復 42# eeek

CP voltage 未按switch 係 0V, 按SWITCH果時 會上到3.7V, 放手就跌返去0V. 應該冇問題.

似係個flip flop 玩野

另外, Flip Flop output current 好細~50mA 直駁transistor 應該冇問題掛

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作者: eeek    時間: 2013-6-14 14:37

回復 41# quoy

嘩, 頭先未有 Q4 喎.....

咁 flip-flop 嘅 CP 前面嗰堆 RC 仲喺唔喺度?

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作者: eeek    時間: 2013-6-14 14:50



CP 嘅問題, 我擔心係 switch bouncing 嘅問題. 個 flip-flop 係 edge-trigger, switch debounce 做得唔好, 按一吓分分鐘 trigger 咗幾吓.

"Flip Flop output current 好細~50mA 直駁transistor 應該冇問題掛".....唔只係限流, 係 npn 嘅 Vbe 會 clamp 死 Q_OUT 去 0.7V.....Q_OUT 要上 VCC, Q3 Vbe 要 clamp 住 0.7V....需要加番粒 10K resistor.

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作者: quoy    時間: 2013-6-14 14:58

回復 46# eeek

等我用scope 度下CP 係點.

0.7V 對flip flop 黎講都係low voltage input 應該唔會轉到佢個stage??

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作者: eeek    時間: 2013-6-14 15:19



0.7V 係指 Q3 Vbe voltage drop? 還是 flip-flop CLOCK 前面嗰粒 diode 嘅 voltage drop?

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作者: quoy    時間: 2013-6-14 15:31

回復 48# eeek

Q3

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作者: quoy    時間: 2013-6-14 15:43

用scope 睇左 係一下 137ms , 3.7V switch trigger. 仲要係方形, 非常漂亮

唔通係我焊接flip flop唔好 最唔鍾意 細細粒又多腳的smd

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作者: eeek    時間: 2013-6-14 15:51

回復 49# quoy

Q_OUT 直駁 Q3 base 會唔會令隻 flip flop toggle 唔到呢? 我答唔到....

哈哈, 我以前讀書做 TTL counter 實驗, 係都唔幫啲 LED加 resistor....明白你嘅諗法....

先 disconnect Q3, 集中搞番 work 隻 flip flop.

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作者: quoy    時間: 2013-6-14 15:51

回復 35# xiao

Thanks 你個建議. 下次有機會  會試下

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作者: C_Law    時間: 2013-6-14 16:24



34# 同 37# 兩張 Datasheet 都無內部 Logic diagram，好難講。

參考以下網頁第三幅圖：
http://autonopedia.org/crafts-an ... e-d-type-flip-flop/
如果 Q 被 NPN transistor 的 base 拉落去 0.7V，即是下面 NOT(Q) 個 NAND 其中一個 I/P 是 Low，NOT(Q) 永遠是 High。

所以要睇粒 IC 內部結構，如果 NAND 直接出去 IC 的 O/P pin 就無法 Toggle。如果 NAND 後再有 Buffer 才輸出去 IC 的 O/P pin，在 IC 外部將 Q 拉落去 0.7V 都仍然能 Toggle。

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作者: quoy    時間: 2013-6-14 16:40

回復 53# C_Law

照你咁講 如果係第一個情況, NOT Q 永遠high, 就要好似之前CHING咁講 加10K RESISTOR 係Q 同 transistor 中間?

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作者: quoy    時間: 2013-6-14 16:42

回復 51# eeek

我已經email 左去ON Sem 問, 而家完全唔知咩事, 個CP Trigger 極都冇反應

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作者: eeek    時間: 2013-6-14 16:47



試吓再將個 time scale set 去 1ms/div, 集中 check 個 signal 嘅 rising edge, falling edge.

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作者: eeek    時間: 2013-6-14 16:55



嘩....粒 flip flop 一個幾毫咋喎....會唔會覆呀....

By the way, 搵到個 similar function 嘅 circuit, 唔洗 flip flop, 用 schmit-trigger inverter (CD4069, or NC7WZ14)...
http://electronics.stackexchange ... ch-control-a-toggle

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作者: quoy    時間: 2013-6-14 16:59

回復 56# eeek

看圖

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作者: C_Law    時間: 2013-6-14 17:03



如果問題真是出自這原因，Q 同 Transistor 的 Base 中間加電阻應該可以解決。

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作者: quoy    時間: 2013-6-14 17:17

回復 57# eeek

我想知 當通電時, 未按switch, 佢第2個 inverter 會出H or L?

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作者: eeek    時間: 2013-6-14 17:19



唔敢講死硬, 但唔係咁好....特別係 falling edge...太慢了.

如果有 74HC14 喺手, 加喺 CP 同嗰堆 RC circuit 之間試試.

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作者: quoy    時間: 2013-6-14 17:24

回復 61# eeek

但係個FF 唔係只睇RISING EDGE咩?

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作者: eeek    時間: 2013-6-14 17:25



哈哈哈....我買 High.

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作者: quoy    時間: 2013-6-14 17:32

回復 63# eeek

如果冇左粒3904呢?

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作者: eeek    時間: 2013-6-14 17:37



但係你個 signal 嘅 falling edge 跌得咁慢....當個 voltage 跌到 CP 嘅 threshold-voltage 附近, 只
要有少少干擾, 就會令 CP-pin 嘅電壓來回穿梭 CP 嘅 threshold 幾次, 啫係 false trigger 咗幾次.

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作者: eeek    時間: 2013-6-14 17:40



第2個 inverter 出乜同 3904 完全冇關係.

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作者: eeek    時間: 2013-6-14 17:45



話時話, 唔洗跟佢用 9V, 亦唔一定用 CD4096, 74HC14 應該 OK.

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作者: quoy    時間: 2013-6-14 17:50

回復 66# eeek

哈哈 咁點解會係HIGH?

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作者: eeek    時間: 2013-6-14 17:53



話時話, 之前見你用 circuit simulator, 可以 sim 吓先.....
哈哈哈, 其實我未試過, 可能係流料都唔定....

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作者: morris    時間: 2013-6-14 17:54

本帖最後由 morris 於 2024-3-22 09:33 編輯

......

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作者: eeek    時間: 2013-6-14 17:58

回復 68# quoy

當 Power on 時, assume 47nF 放晒電, 第2個 inverter 嘅 i/p = low, 咁第2個 inverter 嘅 o/p = high;

第2個 inverter 嘅 o/p high feedback 番第1個 inverter 嘅 i/p, 咁第1個 inverter 嘅 o/p = low.....就咁 stable 咗...你同意嗎?

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作者: quoy    時間: 2013-6-14 18:19



當你岩先, 咁當按住個switch唔放時, 47nF 經4.7k充電, 充到第2個inverter input 變H?? 所以output變成L.
再經4.7k, 47nF 放電,跟住係點...?

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作者: eeek    時間: 2013-6-14 18:59

本帖最後由 eeek 於 2013-6-14 19:21 編輯


當按 switch 後, 由於 47nF 無 charge, 第1個 inverter 嘅 i/p 立即變 low, 咁第1個 inverter 嘅 o/p = high, 同時第2個 inverter 嘅 o/p = low;

當形成第2個 inverter 嘅 o/p = low & 第1個 inverter 嘅o/p = high 時, 無論 switch 放唔放手, 第1個 inverter 嘅 i/p 都係 low (當 switch contact 時, 個 low 由 220K and 4.7K potential divider 形成; 當 switch open 時, 個 low 由第2個 inverter 嘅 o/p through 4.7K 形成);

第2個 inverter 嘅 o/p由 power-on 後嘅 high, 通過按 switch 後變成 low....就咁 stable 咗...你同意嗎?

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作者: quoy    時間: 2013-6-15 09:36

回復 73# eeek

同意, 又學到野啦THANKS CHING

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作者: eeek    時間: 2013-6-15 11:31



老老實實, 呢個 circuit 我未用過, 可能用落會發現問題需要修改 (或者根本唔掂).

你有 scope 喺手, 有時間嘅砌出嚟睇吓啲 waveform 會更了解.....再有時間嘅可以試埋電源改變會點 (模擬 BAT 跌 volt), 風筒吹熱咗會點 (模擬 ~40deg c), 冷凍劑唧凍咗會點 (模擬 ~0deg c).

不過有 D人會諗今時今日了解嚟都好似無乜用, MCU 咁平咁方便煩少咁多嘢...哈哈哈....各式其式啦...

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作者: quoy    時間: 2013-6-17 12:21

回復 75# eeek

我仲未放棄用個FF, 今日試左只有FF 同電, 其他零件都唔落. 結果係, PR# --> H, Q -->H, Q# --> L.

當CP 由 冇接變成接 H時, Q同Q#都唔變.........其實係唔係我搞錯D咩.....點解會咁.

我係第一次用FF.

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作者: eeek    時間: 2013-6-17 13:01

回復 76# quoy

唔放棄搞清楚佢, very good 呀.

我諗你先肯定 CP 個 rising/falling edge 係 sharp 嘅...加 74HC14 可以簡單地令 CP 變 sharp.

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作者: eeek    時間: 2013-6-17 13:15

回復 76# quoy

你會唔會積咗好多 flux 喺 FF 啲腳度?
粒 SMD FF 點焊, 飛線定 PCB?

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作者: quoy    時間: 2013-6-17 13:34

回復 78# eeek

焊係pcb 上面, pcb d線 我check 過晒 冇錯,  我冇74HC14.

我懷疑係個CP timing問題.

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作者: eeek    時間: 2013-6-17 13:49

回復 79# quoy

用 scope 同時 check 住 CP and Q. 睇吓按 switch 時個 waveform 係點嘅樣.

哈哈, 用 signal generator 隊 CP, 睇吓 Q 變唔變.

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作者: eeek    時間: 2013-6-17 13:57

回復 79# quoy

如果有 NAND gate 同 SPDT switch, 可以試這個:

"SR Bistable Switch Debounce Circuit":
http://www.electronics-tutorials.ws/sequential/seq_1.html

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作者: quoy    時間: 2013-6-17 15:42

回復 81# eeek

終於有d進展啦， 直接將PR -->H, CP 飛線篤+BAT 一下, Q由H-->L, Q#由L-->H.

不過再篤+BAT 一下就冇反應, 要篤GND 個STATUS 先轉, 可能FF 儲左電係裡面??

要篤+BAT -->GND --> +BAT 梅花間竹 先轉STATUS

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作者: eeek    時間: 2013-6-17 16:45



咁試試唔要 CP 前嘅 RC circuit,
齋 1粒 100K 將 CP 落 GND,
Switch 一邊接 BAT, 一邊接 CP.

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作者: quoy    時間: 2013-6-17 17:15

回復 83# eeek

近啦.不過仲差D

通電 --> Q(H),Q#(L); 按實SWITCH 唔放 --> Q(L),Q#(H);  一放手Q(H),Q#(L);

而家個circuit 咁.

圖片附件: 0003.JPG (2013-6-17 17:13, 13.22 KB) / 下載次數 3
https://h2.hkepc.com/forum/attachment.php?aid=1545967&k=3482c32e7c5c7fd007e1083bd5fcc04b&t=1781554464&sid=28jxffGgvT

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作者: eeek    時間: 2013-6-17 17:20

本帖最後由 eeek 於 2013-6-17 17:24 編輯


呢個情況應該係 switch bounce. 唔加 debounce circuit, 應該唔得.

PR 接 BAT? 咁 power-on 後 Q 唔一定出 High 喎.

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作者: quoy    時間: 2013-6-17 17:34

回復 85# eeek

未必係阿, 冇C27, R24 冇落
通電 --> Q(H),Q#(L); 按實SWITCH 唔放 --> Q(L),Q#(H);  一放手Q(H),Q#(L);

我加返C27上去, R24 冇落.
通電 --> Q(L),Q#(H); 按實SWITCH 唔放 --> Q(H),Q#(L);  一放手Q(L),Q#(H);

真神奇

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作者: eeek    時間: 2013-6-17 17:48



兩次通電 Q output 唔一樣, 唔關 C27 事, 係因為 PR (or CL) 無接 RC 做 power-on set/reset.

Switch 一放手 FF 轉 state 應該同 switch bounce 有關.

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作者: quoy    時間: 2013-6-17 17:52

回復 87# eeek

唔係阿

冇C27, 通電 --> Q(H) <<<試3次 3次都係

有C27, 通電 --> Q(L) <<<試3次 3次都係

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作者: eeek    時間: 2013-6-17 18:01



....真神奇....

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作者: C_Law    時間: 2013-6-17 18:07

本帖最後由 C_Law 於 2013-6-17 18:09 編輯


"冇落"是指  O/C 嗎？
D7 呢？
以 84# 幅圖，無 R24 的話，Switch 是 O/C 時，Pin1 豈不是 Floating？

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作者: quoy    時間: 2013-6-17 18:09

回復 90# C_Law

有D7, 對阿 就是FLOAT 起

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作者: C_Law    時間: 2013-6-17 18:11

I/P 腳 Floating，好難估計個結果。

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作者: quoy    時間: 2013-6-18 10:42

本帖最後由 quoy 於 2013-6-18 10:46 編輯

回復 92# C_Law

今次全部料落晒.

通電 --> Q(H),Q#(L); 按實SWITCH 唔放 --> Q(L),Q#(H);  一放手Q(L),Q#(H);  <<<<<正正是我想要的結果.

但...再按實SWITCH唔放 -->  Q(H),Q#(L), 一放手Q(L),Q#(H); <<<呢度衰左.

圖片附件: 0003.JPG (2013-6-18 10:42, 12.57 KB) / 下載次數 9
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作者: quoy    時間: 2013-6-18 10:57

回復 93# quoy

將C27 轉成10uF, 睇得出 當CP 升高過threshold voltage 會轉status,  但當
    CP 下降過threshold voltage 又會轉status

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作者: quoy    時間: 2013-6-18 11:28

回復 89# eeek

好啦 終於搞掂左啦

當falling edge 做就得, 個FF spec都呃人

圖片附件: 0003.JPG (2013-6-18 11:28, 13.92 KB) / 下載次數 9
https://h2.hkepc.com/forum/attachment.php?aid=1546239&k=1d833a9d5189fe6c4a87d3a3dc337fbf&t=1781554464&sid=28jxffGgvT

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作者: eeek    時間: 2013-6-18 11:55



哈哈, 我有信心嘅嘢已經寫晒出嚟, 唔用 debounce circuit 我完全接受唔到囉....不過你係 boss, 你話事
啦....

"個FF spec都呃人"....你真係咁諗? 但我唔同意.

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作者: quoy    時間: 2013-6-18 12:32

回復 96# eeek

係, 應該係rising edge 做得唔好. 唔知點先可以做到FF要求

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作者: eeek    時間: 2013-6-18 12:44



哈哈, 其實我只係識兩招: RC + schmit trigger, or SPDT switch + RS flip flop (已經寫咗出嚟)

For your reference,
http://hk.image.search.yahoo.com ... ch+debounce+circuit

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作者: quoy    時間: 2013-6-18 12:56

回復 98# eeek

Thanks. 我見到大部份都係pull high, switch 就接地.

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作者: eeek    時間: 2013-6-18 13:04

本帖最後由 eeek 於 2013-6-18 13:08 編輯

回復 97# quoy

其實如果唔想大改出過塊新 PCB, 可以諗吓出塊幾粒零件嘅 PCB 仔 add-on 依家塊 PCB.

不過, 有任何改動, 強烈建議試清楚先 --- 你呢塊 PCB 肯定試得唔夠清楚.